9 月，佳能推出了这项技巧的第一个贸易版本，有朝一日可能会推翻开始进的硅芯片的制作。它被称为纳米压印光刻 （NIL），可能对小至 14 纳米的电路特点停止图案化，使逻辑芯片可能与现在正在量产的 Intel、AMD 跟 Nvidia 处置器相媲美。NIL 体系供给的上风可能会挑衅代价 1.5 亿美元的呆板，这些呆板在当今进步的芯片制作中盘踞主导位置，即极紫外 （EUV） 光刻扫描仪。假如佳能是准确的，其呆板终极将以极低的本钱供给 EUV 品质的芯片。该公司的方式与 EUV 体系完整差别，后者完整由总部位于荷兰的 ASML 制作。这家荷兰公司应用一种庞杂的工艺，从千瓦级激光器开端，将熔融的锡滴放射成波长为 13.5 纳米的等离子体。而后，该光由公用光学器件领导经由过程真空室，并从图案掩模反射到硅晶片上，以将图案牢固在晶片上。比拟之下，佳能的体系被输送到国防部支撑的研发达团德克萨斯电子研讨所，看起来多少乎幽默地简略。简略地说，它将电路图案压印到晶圆上。纳米压印光刻：更小、更廉价NIL 从一个相似于光刻的进程开端。它应用聚焦的电子束在“掩模”上写入图案。在 EUV 中，这个图案被 madeDELETET MADE 在镜子上捕捉 DELETE [以是光芒会] 而后 IS 将其反射到硅上。但在 NIL 中，由石英制成的所谓主掩模或模具被用来制作多个同样由石英制成的复制掩模。而后将复制掩模直接压在涂有称为光刻胶的液态树脂的晶圆名义，就像它是印章一样。而后，应用汞灯（1970 年月用于芯片制作的那种）收回的紫外线来固化树脂，并容许从晶圆上取下掩模。因而，来自立掩模的雷同图案被印在硅上的光刻胶上。就像在基于光刻的芯片制作中一样，该形式领导 hostDELETE HOST 系列蚀刻、堆积跟创立晶体管跟互连所需的其余工艺。“这看起来是一种简略而聪慧的方式，能够推动可能实现高精度图案化的无光源纳米光刻，”印第安纳州普渡年夜学极其情况下资料核心担任人、EUV 光源专家 Ahmed Hassanein 说。“该体系另有一个上风，即它应用的功率更少，与 EUV 体系比拟，购置跟运转本钱应当更低。”佳能宣称，与 EUV 比拟，这种直接打仗方式须要的步调跟东西更少，从而简化了流程，操纵本钱更低。.比方，与采取 250 瓦光源的 EUV 体系比拟，佳能估量 NIL 耗费的能量仅为其非常之一。别的，NIL 在晶圆厂干净室地板上占用的极端可贵的空间更少。明天的 EUV 体系与双层巴士一样年夜，约为 200 破方米。然而，由四个 NIL 体系构成的集群盘踞的体积不到该体积的一半（6.6 x 4.6 x 2.8 米），只管还须要一个占用别的 50 破方米的掩模复制东西。20 年的NIL贸易化过程但这种简略性是在漫长而昂贵的开辟进程之后实现的。二十多年前，当佳能于 2004 年开端开辟 NIL 技巧时，多少个研讨试验室曾经开端开辟 NIL 技巧。2014 年，为了放慢停顿，佳能收购了 Molecular Imprints， Inc.。（MII） 的 S Thom S Mc S S Mc 的 S Thom S S Mc S 的 S Tho S S Mc S Technologies.该子公司改名为 Canon Nanotechnologies， Inc.，当初是美国的 NIL 开辟研发核心。但是，即便将MII增加到佳能的研发东西箱中，咱们仍是花了二十年时光才将这项技巧推向市场。在那段时光里，佳能光学产物经营副首席履行官岩本一典 （Kazunori Iwamoto） 在东京以北 100 公里的宇都宫的 NIL 出产基地告知 IEEE Spectrum，佳能不得不逾越多少个很高的工程阻碍。在年夜少数芯片制作中，光刻胶（坚持电路图形的聚合物树脂）平均地涂覆在晶圆名义。但这不实用于 NIL，由于在冲压进程中，过剩的树脂会从掩模下排泄，并烦扰下一次压印操纵，从而招致缺点。因而，佳能应用其喷墨打印技巧，以最佳量涂抹光刻胶以婚配电路图案。别的，光刻胶的毛细管力经由优化，可在打仗时将资料吸入掩模的蚀刻图案中。佳能还必需避免气泡在压印进程中进入晶圆跟掩模之间，不然会烦扰东西将掩模与晶圆上已有的任何电路特点对齐的才能。谜底是计划一种可曲折的面罩，旁边更薄。在冲压进程中，起首对掩模的旁边施加压力，将核心向外推，起首与光刻胶打仗。而后，两个名义之间的打仗持续径向向外，迫使氛围从边沿分开跟排挤。这与你在为智妙手机利用屏幕维护膜时为防止发生含混气泡而采用的办法不什么差别。除了经由过程开辟情况把持技巧来处置颗粒传染外，瞄准成绩可能是最令人头疼的成绩。当电路图形层一个层叠印时，准确的笼罩把持对确保过孔（传输旌旗灯号跟电源的层之间的垂直衔接）准确对齐至关主要。NIL 工艺容许一些盘旋余地，但在纳米级任务象征着很轻易产生瞄准偏差。比方，它们可能是由晶圆平坦度跟名义特点的变更、不准确的晶圆跟掩模放置以及压印进程中掩模外形的变形惹起的。为了最年夜限制地增加此类歪曲，Canon 应用了一系列年夜局部主动化的技巧。这些办法包含坚持对任务温度的严厉把持，施加压电力来改正掩模外形的变形，以及施加来自激光的热量来收缩或压缩晶圆，使其与掩模愈加对齐。“咱们将这种专有技巧称为 High Order Distortion Correction，”Iwamoto 说。“利用它，咱们当初能够以 1 纳米阁下的精度笼罩电路图形。”NIL 的台阶跟邮票天下面临全部这些成绩，佳能的工程师们曾经发生了一种绝对简略的光刻工艺。它起首创立一个主蒙版。与其余光刻掩模一样，这是经由过程应用电子束光刻技巧蚀刻图案来实现的。主掩模包括要印刷的电路计划的突出图案，尺寸为 152.4 x 152.4 毫米，大概是光刻能够发生的最年夜芯单方面积的 25 倍。从这个主掩码中，制作出多个存在凹陷图案的复制掩码。每个复制掩模最多能够出产 80 批次，每批次包括 25 个晶圆。因而，一个复成品能够为 2,000 个晶圆制造一层电路。为了阐明 NIL 的较低领有本钱，Iwamoto 将其与进步的氟化氩浸没式光刻体系（EUV 光刻的前身，仍在普遍应用）停止了比拟，该体系用于发生麋集的 20 nm 宽打仗孔阵列。Iwamoto 说，对雷同的输出，以每小时 80 片晶圆 （wph） 任务的 NIL 体系能够将领有本钱下降 43%。佳能的目的是经由过程进一步增加颗粒传染、进步光刻胶品质以及改良跟优化 NIL 任务流程，每个复制掩模可能出产 340 个批次的 100 wph 计划。Iwamoto 估量，实现这一目的，与浸没式光刻比拟，领有本钱将降至 59%。晚期采取者？只管存在潜伏上风，但要吸引曾经在主流 EUV 上投入大批资金的装备制作商在其经营中增加差别范例的光刻体系并非易事。“EUV 在从前十年中已成为主流技巧，”Hassanein 说。“它战胜了很多挑衅，可能实现高出产率，而且有措施出产更小的模子。假如 NIL 要参加竞争，它就须要放慢出产才能，延伸模具的应用寿命，改良颗粒跟碎屑治理，并进步产量。但起首，这项技巧必需踏入工场的年夜门。Iwamoto 表现，在收到日本跟外洋潜伏客户的屡次讯问后，他们正在停止探讨并供给 NIL 的演示。除了向德克萨斯州电子研讨所输送第一套商用体系外，佳能表现，铠侠（前身为 Toshiba Memory）多年来始终在测试 NIL 体系，当初正在评价出产原型存储芯片的工艺。Iwamoto 还指出，佳能正在保护踊跃的 NIL 利用顺序道路图。从 2028 年开端，它的目的是出产高辨别率掩模，能够出产存在 20 nm 线宽跟 5 nm 笼罩精度的 3D NAND 闪存。对 DRAM，目的是 10 nm 线宽跟 2 nm 笼罩层，而逻辑器件打算到达 8 nm 线宽跟 1.6 nm 笼罩层。假如这些目的在该时光范畴内实现，同时进步晶圆产量，NIL 可能成为 EUV 的有吸引力的替换品，特殊是对精度跟本钱效益至关主要的利用。本文援用地点： ]article_adlist--> 　　申明：新浪网独家稿件，未经受权制止转载。 -->